Flash LPDDR : activer les architectures électriques et électroniques (E/E) automobiles

Les ingénieurs s'efforcent de trouver le juste équilibre entre les architectures de domaine et de zone afin de gérer la complexité croissante des véhicules modernes tout en atteignant les objectifs d'efficacité et de performances. À mesure que les processeurs évoluent vers des nœuds technologiques avancés pour prendre en charge le traitement en temps réel, le besoin d'une mémoire non volatile externe (NVM) hautes performances devient critique.

La mémoire flash avec une interface SPI standard n'est pas assez rapide pour cette application, ce qui a conduit à l'invention du flash LPDDR (Low-Power Double Data Rate). LPDDR Flash combine, pour la première fois, une interface LPDDR avec une NVM, offrant ainsi une solution permettant de combler l'écart de performances et de permettre les architectures de véhicules de nouvelle génération.

Dans cet article, nous examinerons les besoins en mémoire dans les architectures électriques/électroniques (E/E) de nouvelle génération et verrons comment une approche inédite du Flash LPDDR fournit une solution.

L'architecture E/E fait référence au système de matériel, de logiciels, de communication réseau et de câblage intégré dans les véhicules modernes. Ce système contrôle ensuite les différentes fonctions du véhicule, allant de l'infodivertissement au contrôle du véhicule. En général, les architectures E/E évoluent d'unités de commande électroniques (ECU) à usage unique vers des domaines et des zones qui combinent de nombreuses applications en une seule fonction ou un seul emplacement.

Comme illustré ci-dessous dans la figure 1, les architectures de domaine regroupent les systèmes du véhicule par fonction, comme la télématique, l'infodivertissement, les systèmes avancés d'aide à la conduite (ADAS) et le contrôle des mouvements du véhicule.

Il existe également des architectures hybrides domaine/zone, dans lesquelles l'ordinateur central du véhicule combine les domaines d'infodivertissement, d'ADAS et de contrôle du véhicule avec certains aspects d'une architecture zonale.

Notez que non seulement la demande de calcul augmente d'une architecture de domaine à une architecture zonale, mais que l'évolutivité et l'utilisation de ressources de calcul mutualisées augmentent également. La figure 2 fournit une vue plus détaillée de l'architecture zonale.

Notez que les capteurs/actionneurs intelligents sont connectés et gérés par un ECU de zone. L'ensemble du système est basé sur une combinaison d'un contrôleur central et de plusieurs contrôleurs de zone.

Ce passage à une architecture zonale se produit pour quatre raisons principales :

Cela dit, certains problèmes de mémoire doivent être résolus pour faire de ce changement une réalité efficace, fiable et économique.

La mise en œuvre d'une architecture de domaine et de zone avancée implique plusieurs défis complexes, à commencer par la tâche de combiner et d'intégrer de nombreuses fonctions différentes dans un seul processeur temps réel. La plupart des fonctions critiques pour la sécurité fonctionnent dans un environnement en temps réel et doivent être hautement fiables et capables de prendre des décisions dans un temps limité.

Ces exigences combinées créent un obstacle potentiel, à savoir comment répondre aux exigences de traitement avec les solutions SoC/mémoire existantes. De plus, la complexité croissante du système entraîne une augmentation de la taille du code, nécessitant davantage de Flash intégré (eFlash, à ne pas confondre avec Flash externe) et de SRAM intégrée (eSRAM).

eFlash est traditionnellement utilisé pour l'exécution de code dans ces situations, et la plupart des processeurs temps réel actuels contiennent de la mémoire non volatile intégrée (eNVM).

Toutefois, aux nœuds de processus avancés, l’eNVM qualifié pour l’automobile peut s’avérer coûteux, en raison de la superficie de la puce et de son évolutivité. En combinaison avec les défis identifiés précédemment, la NVM pour les contrôleurs de domaine et de zone doit offrir :

Avec des performances xSPI NOR standard généralement plafonnées à 200 MHz DDR (400 Mo/s), une nouvelle catégorie de NVM est nécessaire pour répondre aux besoins des processeurs temps réel dans ces applications.

L'interface LPDDR est une norme bien établie et éprouvée pour la DRAM. La signalisation et le protocole offrent plusieurs avantages, tels que :

Ces avantages sont nécessaires pour constituer une interface pour une NVM externe hautes performances. La figure 3 ci-dessous compare l'architecture SoC/mémoire pour l'exécution de code à partir d'eFlash par rapport à une mémoire Flash LPDDR externe.

Figure 3.Evolution du stockage dans les systèmes embarqués.

Le nouveau Flash LPDDR SEMPER X1 d'Infineon (Figure 4) combine une interface LPDDR hautes performances avec une matrice de mémoire Flash NOR à faible latence pour offrir les performances exigées par les applications en temps réel.